Giriş
Yapay zeka alanındaki hızlı ilerlemeler, devasa çip paketlerinin tasarlanması yarışını başlattı. Bu alanda gerçekleştirilen en son teknolojik gelişmelerle, tek bir çipte tam 58 çipin barındırılacağı dev yapılar hedefleniyor. Ancak, bu tür devasa çiplerin inşası için izlenecek yollar hala netleşmemiş durumda. TSMC’nin yeni Avrupa Teknoloji Sempozyumu’nda bu konudaki tartışmalar dikkate değerdi.
Çip Paketleme Teknolojileri
Panel seviyesinde paketleme teknolojilerinin, günümüzdeki wafer seviyesindeki paketleme teknolojileri kadar yüksek bağlantı yoğunlukları sağlaması beklenmiyor. TSMC’nin İleri İş Geliştirme Başkan Yardımcısı Kevin Zhang, mevcut CoWoS (Chip on Wafer on Substrate) teknolojisi gibi wafer seviyesindeki süreçlerin, panel seviyesinde pakete göre çok daha üst düzey bir boyut karmaşıklığına sahip olduğunu belirtiyor.
“Panel tabanlı proses, wafer tabanlı teknolojinin sağladığı yeteneklerle kıyaslandığında oldukça geride,” diyor Zhang. “Wafer seviyesinde işleme, günümüzdeki en gelişmiş üretim teknolojilerine ev sahipliği yapıyor. Panel tabanlı üretime geçmek için endüstrinin hızlı bir gelişim göstermesi gerekiyor.” Bu durum, veri merkezleri ve sunucu sistemleri için yüksek performanslı çip paketleri üretiminde kritik bir engel teşkil ediyor.
Performans ve İleri Algoritmalar
Paketleme teknolojilerinin en büyük avantajı olan paket boyutlarının artması, daha önceki nesilde 120mm×150mm boyutlarındaki alt tabakaların yerine, 310mm×310mm boyutlarında panellerin kullanılabileceğini ortaya koyuyor. Gelecekte, 515mm×510mm veya hatta 750mm×620mm gibi boyutlar hedefleniyor. İleri işlemci mimarisi ve performans artışları için geniş alanların kullanımı büyük bir fırsat sunuyor.
CoWoS ve CoPoS Geleceği
Günümüzde TSMC, CoWoS teknolojisi ile hem paketleme boyutlarını artırma hem de işlem gücünü önemli ölçüde iyileştirme yolunda çalışmalarını sürdürüyor. Zhang, “CoWoS’un geliştirilmesinde hâlâ çok fazla yolumuz var,” diyor. Ancak, aynı zamanda CoPoS (Chip Package on Substrate) adı verilen yeni bir işlem yöntemi üzerinde de çalışmaları devam ettirdiklerini vurguluyor. CoPoS, daha büyük boyutlardaki çipleri entegre edebilme kabiliyeti ile dikkat çekiyor.
Sonuç
Sonuç olarak, panel tabanlı paketleme girişimlerinin potansiyeli oldukça büyük olsa da, mevcut wafer tabanlı teknolojilerin sağladığı yüksek performansı yakalamak için daha çok zaman ve gelişim gerekecek. TSMC, önümüzdeki yıllarda bu iki teknoloji arasında dengeli bir yol haritası çizerek, veri merkezleri ve sunucu sistemleri için daha güçlü ve verimli çip çözümleri sunmayı hedefliyor.
Kaynak: Tom’s Hardware verileriyle derlenmiştir.
